近些年来,深度神经网络作为人工智能领域的一部分,受到社会各界的广泛关注,越来越多的研究人员加入了深度学习的理论研究和应用研究。为了提升DNN模型精确率,样本参数以及模型参数的规模越来越大,对执行DNN训练任务的多核处理器的架构设计提出了新的挑战。目前多核处理器往往只连接一个片外内存,而处理器核的数量增多,处理器核与内存的性能存在严重的不平衡,也就是“内存墙”问题。DNN训练过程需要频繁地读/写内存中的大量参数,访存操作十分密集,“内存墙”问题的存在严重制约着DNN训练的访存操作,从而导致访存延时增加。因此本文在使用多内存的基础上,通过将DNN参数分布式存储到多个内存中,减轻单个内存的访存压力;以及通过优化内存读写方法,来降低DNN训练过程中的访存延时。本文的主要工作及创新点如下:(1)对DNN的访存特征进行了分析。通过对DNN训练过程的详细分解,得出DNN训练某一时刻的访存特征。定义了访存冲突率为单位时间内对内存操作的处理器核发出的操作数除以内存个数,得出单内存架构和多内存架构下访存冲突的比值。结合内存读写得出了单内存架构和多内存架构下的理论延时曲线图。(2)在多内存架构下,基于负载均衡分配策略提出两种不同的分布式存储方法。一种是全相连分布方式,意在让所有处理器核能够轮流访问所有内存中的数据;另一种是组相连分布方式,它将所有处理器核进行分组,每一组处理器核只能访问部分指定内存的数据。(3)在OPNET软件上实现片上网络仿真建模过程。根据对神经网络模型的硬件资源架构的设计,在OPNET上进行了网络仿真实验。实验结果表明,在内存响应读写请求序列延时相同时,DNN训练多核处理器连接多内存的架构大大降低了训练过程中总的访存延时。通过对比DNN参数的全相连与组相连分布方式,得到了组相连方式更优的结论。(4)在单内存和多内存架构仿真实验的基础上,基于DDR DRAM内存的读写特征对读写性能进行优化。结合实际DDR响应访存请求的时钟周期,本文将访存请求的时间间隔看做内存响应读/写请求延时,通过设计读写请求队列交换算法,优化了访存请求序列,从而降低了总的访存延时。