MIPS架构的微处理器是一种典型的RISC结构的微处理器,其采用经典的五级流水结构和定长的指令实现方式。本文基于MIPS64指令集,对一款具有自主知识产权的MIPS微处理器中的浮点乘加功能部件进行了硬件设计并对该微处理器内核进行了基本功能验证。　　本文实现的浮点功能部件重点在于同一套电路中兼容MIPS64指令集巾规定的I。四条不同指令,包括支持IEEE-754浮点标准的单双精度加法、减法、乘加、乘减等操作。结合IBM RS/6000中的浮点乘加结构以及T.Lang提出的低延迟浮点乘加结构,本文提出了一种兼容单双精度并满足功能要求的浮点乘加结构。　　通过对浮点乘加功能部件的研究,主要在三个方面做了如下工作:　　1、针对浮点乘加部件的功能要求,提出了兼容单双精度并满足多种指令操作的电路复用结构;　　2、针对现有文献中存在的不足,对浮点乘加关键路径中的三操作数前导零预测算法进行了详细的推导;　　3、针对被测设计不可遍历的特征,建立受覆盖率驱动的可信性验证平台。其次,针对MIPS微处理器内核测试建立了软件测试环境并辅以硬件测试环境以验证软件环境的正确性。　　MIPS架构的微处理器内核和该浮点功能部件在SMIC0.13 u m工艺下,使用Synopsys公司的Design Compiler进行逻辑综合时钟频率达到300MHz。被测设计经过基于VMM思想的分层Systemverilog验证平台的大规模随机测试,实验数据表明该验证方法极大的提高了验证的效率和可信性,大大减少了芯片的丌发周期。