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卷积码被运用于卫星通信和无线通信系统中，它提供了一种不同于分组码的在噪声信道下传输信息的一种编码方案。运用卷积码的优点之一是它可以对连续的数据流进行处理。CDMA（Code Division Multiple Access）数字蜂窝标准IS-95采用卷积码作为其纠错方案，现在已经通过的第三代数字蜂窝无线通信标准（3G）建议采用Turbo码作为纠错方案，该码也是属于卷积码。卷积码的译码算法方案有很多，如序列译码算法、Fano算法、Viterbi算法，但是真正大规模应用的还是Viterbi算法。Viterbi译码算法是1967年Viterbi提出的，它是一种对无记忆信道卷积码进行译码的算法。它充分发挥了卷积码的特点，因而自Viterbi算法提出以来，无论在理论上还是在实践上都得到了极其迅速的发展，并广泛的应用于各种数据传输系统，特别是无线通信和卫星通信系统中。本论文首先对Viterbi译码算法进行深入的研究，分析译码器的结构功能，然后对Viterbi译码器进行ASIC前端设计，本次设计是以SYNOPSYS公司的 Design-compiler作为综合工具、以CADENCE 公司的Verilog-XL作为仿真验证工具进行的。行为仿真结果、综合布线后的门级仿真结果以及FPGA验证结果均表明了设计的正确性。