在现代VLSI系统里,时钟信号日益受到重视,因其质量好坏对系统性能有着重大的影响。用于GHz微处理器中的全局时钟分布的设计愈发困难,耗费时间。随着时钟频率的增大,时钟网络所产生的时间不确定性——偏斜与抖动——必须随时钟周期成比例减小。 目前所使用的所有高性能微处理器都是同步系统,使用时钟信号控制数据的读写。同步概念的提出大大简化了系统的设计难度,因为它提供了一个全局框架,利用这个框架,大量不同的器件可以同时分享数据。而在这个同步系统中,控制系统的同步时钟信号就显得更加重要了。 使用驻波和耦合振荡器技术的全局时钟网可以显著的减少信号的偏斜和抖动。驻波的一个重要的特点就是相位不因位置的变化而变化,这个特性可以减少信号偏斜。在这篇论文中,我们将设计一个基于CMOS工艺的二分之一波长驻波振荡器耦合而成的驻波时钟分布网络。利用理论分析与软件仿真相结合,详细分析了基于CMOS工艺的二分之一波长驻波振荡电路各组成部分的工作原理,尤其是振荡器的重要组成部分,提供负阻的交叉耦合对,给出了相应的数学模型及分析仿真,研究了不同的MOS管对(CCP)对振荡电路的影响。 在对二分之一波长驻波振荡器相互耦合研究的基础上,设计了一个时钟频率为10GHz的、基于二分之波长振荡器相互耦合而构成的时钟网线路,这种电路能够产生高频低抖动低偏斜率的时钟信号,在时钟网的全域层面上有应用前景,适合作为下一代集成电路的全局时钟分布网络。