随着CMOS集成电路工艺的发展, MOS管工艺特征尺寸减小,ADC速度得到不断提高,但其电源电压降低,使得信号输入范围减小,为了保持相同的信噪比,必须降低电路的热噪声(KT/C),增加电容C,这反过来也降低ADC的速度。为了突破工艺限制,提高ADC采样速率直接有效的方式是多个ADC并行工作,每个ADC在不同的相位采样输入信号,并在数字域重构ADC输出,即多通道时间交叉ADC(MTIADC)技术。如果每个通道ADC保持相同的参数特征(如失调、增益、采样时间、非线性等),多通道时间交叉ADC提高采样率的同时保持单个ADC相同精度。但是,由于集成电路在制造过程中不可避免的产生元件不匹配使得ADC输出频谱出现镜像杂散信号和失调杂散信号,降低整个ADC的动态性能,如信噪比(SNR),无杂散动态范围(SFDR)等。增益失配和时钟失配使得ADC输出频谱出现镜像的杂散谱线,失调失配在ADC输出频谱产生失调杂散谱线。论文首先对多通道时间交叉ADC建立线性和非线性失配模型,从理论上分析了多通道时间交叉ADC的失调失配、增益失配、时钟失配和非线性失配对ADC性能的影响,在此基础上研究多通道时间交叉ADC各种失配校准算法和校准方案,提出改进的全局采样时钟降低通道间时钟失配,采用最小平方算法(LMS)用于降低通道间失调失配、增益失配和非线性失配,并设计了相应的校准方案和校准电路。为了验证上述校准算法和校准方案,采用中芯国际0.18μm 1P6M混合信号CMOS工艺完成了10位四通道720MHz采样率时间交叉ADC设计,每通道ADC为10位180MHz采样率流水线(pipelined)ADC。详细研究了单通道10位180MHz采样率ADC结构优化,以及高速高精度ADC中时钟电路、采样保持器、数模增益单元(MDAC)、运放放大器、比较器、基准电压及其输出驱动、高速I/O电路设计。最后对单通道10位180MHz采样率ADC和10位四通道720MHz采样率时间交叉ADC进行了流片验证,并给出了测试方案和测量结果。