随着数字集成电路的集成度越来越高,工艺节点越来越小,芯片设计的规模越来越庞大。保证大规模芯片在物理设计完成后的时序收敛成为了一项重要并且复杂的工作。为此在后端层次化物理设计初期需要产生多个不同的布局与时序预算方案对接下来的设计起一个指导作用。大规模芯片的时序预算需要EDA软件进行长时间的运算并且占用大量的计算机资源,延长整个芯片的设计周期。因此一个快速的,精确的,占用资源显著减少的时序预算方法成为大规模芯片层次化物理设计过程中的关键。本课题基于有源逻辑降低技术对层次化物理设计的各个拆分模块进行电路逻辑网表简化,构建一个类接口逻辑模型的简化电路逻辑网表,基于简化的逻辑网表进行时序预算。获得与原有方法相比,计算时间减少和占用计算资源显著缩小的一种新的时序预算方法。使用Cadence公司的数字后端设计软件innovus对一款采用台积电65nm工艺的单片DTMF信号收发芯片进行后端物理层次化设计。采用新提出的时序预算方法对此设计进行快速时序预算,根据时序预算的结果进行模块拆分。完成各个模块的标准单元放置,电源规划,时钟树综合,全局布线后,在顶层再将各个完成设计的模块拼装回来。通过时序验证,逻辑等效验证,物理设计规则验证,说明此时序预算的方法不但能够减少EDA软件的计算时间与计算机内存的占用量,而且预算出的结果也足够精确到可以使得根据此结果进行的层次化设计能够达到时序收敛的要求。证明这种新的时序预算方法的可靠性。本文基于有源逻辑降低技术提出的这种新的时序预算方法,相比传统的时序预算方法,能够显著的减少时序预算的计算时间和时序预算时占用计算机的内存量。发现待时序预算的设计模块内部的冗余逻辑规模越大,此种时序预算方法对计算时间和占用的内存量减少效果越明显。在一个含有7533818实例单元的待拆分模块中此种方法的时序预算时间与原有方法相比减少了30.80%,占用计算机内存资源与原有方法相比减少了35.16%。极大地缩短了时序预算步骤的时间,缩短了整个芯片的物理设计周期。