随着移动芯片以及诸多功耗限制型集成电路应用的快速发展,如何减少芯片的功耗成为超大规模集成电路(Very Large Scale Integration Circuit,VLSI)设计的重要挑战。其中,静态随机存储器(Static Random Access Memory,SRAM)因其运算性能方面的优越性而被广泛应用于各种处理器的缓存和片上系统(System On Chip,SOC)中的嵌入式存储器,因此对于SRAM的低功耗设计成为研究的热点。同时,SRAM作为一种易失性存储器,在掉电情况下存储的数据会丢失。本文设计了一种低功耗和非易失性SRAM(nonvolatile Static Random Access Memory,nvSRAM)电路结构,电路在SRAM处于闲置状态时候通过关断电源可以实现这一阶段零泄漏的静态功耗。本文主要工作如下:在非易失性设计的基础上,结合阻变随机存储器(Resistive Random Access Memory,RRAM),本文提出了一种采用多次复用策略的7T1R nvSRAM单元。这一复用策略单元中的部分晶体管扮演多重角色,以实现面积上的优化。除此之外,该单元设计方案以较小的面积代价提高了单元读写裕度,并且保障了数据恢复的稳定性。该电路设计的拓扑结构为SRAM提供了两种可选择的工作模式,分别为高速和低功耗模式。基于TSMC-65nm工艺对设计的电路进行仿真,仿真结果表明,设计的7T1R结构在低功耗模式下相较于传统6T SRAM的读静态噪声容限提高了154%,在高速模式下相较于传统6T SRAM的读速度提升了23%。除此之外还进行了面积、功耗和恢复率的仿真对比。设计电路具有以下几点优势:1)通过创新性的单位线写策略提高了单元的写入能力;2)通过读去耦的单元拓扑结构隔离了单元节点和读路径从而提高了存储单元的读稳定性;3)单元写能力的提高得以保证了数据还原阶段的可靠性。4)阵列层面应用的次级字线驱动避免了半选问题;5)多次复用的策略节省了面积损耗,这一策略主要包括a)两个辅助晶体管的按字复用;b)RPT晶体管的功能复用,其不仅用于SRAM读模式下的读传输晶体管还用于备份模式下对RRAM进行控制的控制晶体管;c)读位线的功能复用,其还用于对RRAM的顶层电极控制信号线;d)RRAM器件既用于数据备份又用于模式选择。