【摘 要】
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随着芯片功耗密度的不断增大以及嵌入式应用的多样化,近阈值计算因其能效优势受到广泛关注。采用近阈值计算解除功耗瓶颈、实现高能效将成为未来集成电路发展的新趋势。而显著的电路延时偏差是当前近阈值设计面临的最大挑战,因此降低延时偏差成为了提高近阈值能效收益的关键。本文围绕降低延时偏差影响的功耗优化方法展开研究,主要研究内容和创新点包括:本文针对现有的基于敏感度的单元尺寸调节方法在功耗优化时没有考虑延时偏差
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随着芯片功耗密度的不断增大以及嵌入式应用的多样化,近阈值计算因其能效优势受到广泛关注。采用近阈值计算解除功耗瓶颈、实现高能效将成为未来集成电路发展的新趋势。而显著的电路延时偏差是当前近阈值设计面临的最大挑战,因此降低延时偏差成为了提高近阈值能效收益的关键。本文围绕降低延时偏差影响的功耗优化方法展开研究,主要研究内容和创新点包括:本文针对现有的基于敏感度的单元尺寸调节方法在功耗优化时没有考虑延时偏差的影响的问题,增加对单元延时偏差的考虑来构建新的敏感度函数,以适应近阈值电路下的优化需求。对电路进行功耗优化的同时,避免电路的关键路径最坏延时恶化。本文通过分析面向近阈值电路的行波流水线技术的优势和应用限制,构建了基于行波流水线的功耗优化流程,采用多周期时序约束、触发器筛选、短路径时序违规修复等方式优化电路功耗,并且有效降低路径延时偏差。本文基于TSMC28nm HPC Plus CMOS工艺在近阈值电压下,采用ISCAS89测试电路进行验证和对比分析。验证结果表明,本文改进的单元尺寸调节优化方法最高可降低3.71%功耗,平均降低2.69%功耗。和不考虑延时偏差的单元尺寸调节方法相比,路径的最坏延时至少可减少3.5%。通过采用基于行波流水线技术的功耗优化流程,电路功耗降低最高可达13.8%,平均降低8.9%。
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