随着工艺尺寸的日益缩小,集成电路已经进入了深亚微米甚至超深亚微米时代。在新的工艺水平下,噪声和其它的电学问题更加严重:线间串扰加大了时序的不确定性和耦合电平,IR压降降低了电路的性能,漏流效应使得电路的可靠性降低等等,信号完整性问题已经成为了集成电路设计的一个挑战。动态电路是一种高速但对噪声非常敏感的电路,被广泛使用。本文深入分析了动态节点上的噪声影响以及动态节点的噪声容限,提出了一种新的抗噪声的动态电路(CBL),它可以有效地改善多米诺逻辑的噪声容限,而又不丧失多米诺逻辑的性能。此外,针对Cluster设计中的高速译码电路中的电荷分享问题,提出了一种改进电路,有效地解决了电荷分享问题;针对一种高速寄存器文件中长线末端驱动动态电路的问题,提出了一种改进方案,大大提高了电路的可靠性。当前,大规模的集成电路设计必须依赖于CAD辅助工具来保证信号完整性。对于半定制的设计方法,我们可以使用PTSI等工具分析门级电路的噪声;对于小规模的全定制设计,可以使用HSPICE对晶体管级电路进行模拟以确保电路的正常工作。但是,当前有一种工具支持全定制与半定制混合设计方法的噪声分析(HSPICE工具受限于规模,不能做大规模的模拟)。本文针对这一难点,从分析方法上着手,提出了一种噪声分析流程。该流程以现有的EDA工具为基础,通过对全定制电路模块进行特征化封装,有效地解决了混合设计方法的噪声分析问题。最后,使用该流程对一个4位的地址译码器进行分析,然后将分析结果与HSPICE模拟结果进行对比,表明该流程是准确而有效的。