随着系统芯片(SoC)规模的不断增大,可测性设计(DFT)已经成为芯片设计中一个重要的组成部分；同时,系统芯片的复杂性也给可测性设计以及测试矢量生成带来了挑战。本论文的主要工作及成果是：(1)GPS基带芯片中嵌入的存储器采用存储器内建自测试(Memory Built-in-Self-Test, MBIST)技术进行可测性设计,并利用一种改进型算法对存储器内建自测试电路的控制逻辑进行设计。BIST电路实现了用于SRAM测试的四种March算法,覆盖了SRAM中常见的故障。测试结果表明整个芯片的测试覆盖率和测试效率均得到显著提高,电路性能达到用户要求。(2)在简单论述了与GPS基带芯片测试开发相关的内容后,本文阐述了GPS基带芯片可测性设计的实现。芯片中的随机逻辑部分采用了扫描可测性设计。RTL级可测性设计主要考虑如何实现对电路中的时钟以及复位信号的控制；扫描链插入时主要解决扫描数据移位以及捕获时会出现的问题。(3)在对芯片中存储器进行内建自测试技术后,该GPS基带芯片的测试覆盖率由原来的低于88%提高到97.18%,达到了工程上要求,设计一次成功。论文最后对课题进行了总结,指出了尚需解决的几个问题,并对今后的研究工作进行了展望。