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随着对C-RAN架构中集中式基带处理池研究的不断深入,用来传输与处理基带信号的基带板成为被关注的焦点。多核DSP由于具有传输速率高、计算能力强、处理速度快等优势逐步发展为基带板的核心处理器。本文作为“面向C-RAN的低功耗通用处理器平台研发”项目的一部分,主要设计了具有高速传输能力的基带板架构,完成了DSP底层接口驱动的设计,实现了基带板上DSP与板内、板间其他模块及PowerPC的高速互连,具体完成的工作如下:首先,为解决基带板的高速通信问题,根据需求设计了以多核DSP TMS320C6670为核心处理器的基带板架构,并采用DSP集成的SRIO、HyperLink及PCIe高速接口的设计方案,实现了基带板内与基带板间的高速传输。其次,为实现基带板内DSP与FPGA、板间DSP与FPGA及板间DSP与DSP的数据传输从而达到基带板与射频单元间数据的传输及基带板互连的目的,研究了SRIO的逻辑层协议和工作机制,设计了基于DIO传输方式的SRIO接口驱动。通过测试得到基带板内DSP与FPGA、板间DSP与FPGA及板间DSP与DSP的传输带宽分别为12.2Gbps、11Gbps、11.2Gbps,对应的时延分别为7.68μs、8.03μs、7.94μs,满足了以上三种通信传输带宽不低于10Gbps、时延不高于10μs的设计需求。再次,针对基带板内DSP之间的数据交互以达到板内两个DSP共同处理基带数据的目的,研究了HyperLink接口的结构组成与协议,采用EDMA传输数据的方案,设计了HyperLink接口的驱动,通过验证,基带板内两个DSP之间通过HyperLink实现数据传输的带宽达到了16.1Gbps,满足了传输带宽不低于10Gbps的需求。最后,为了实现DSP与PowerPC之间的通信以达到对基带板的监控功能,研究了PCIe接口的功能结构与协议,设计了使用EDMA传输数据的PCIe接口驱动,经测试,二者之间的传输带宽为1.57Gbps,达到了传输带宽不低于900Mbps的需求。通过本课题的研究,最终实现了高速传输能力的基带板架构的设计,完成了基带板上DSP与基带板内、板间其他模块的高速通信,且目前该基带板已成功运用于C-RAN的基带池中。