随着社会信息产业的发展,目前信息安全越来越受到重视。信息安全主要是由安全协议和密码算法两方面组成,其中密码算法是信息安全的基础和核心技术。目前密码算法的实现逐渐由软件向硬件实现过渡,硬件实现的密码产品越来越多。AES(Advanced Encryption Standard)高级加密标准作为新一代美国数据加密标准,实际上已经成为国际标准,并且AES算法是免费公开的。AES算法具有优秀的加/解密性能,简单的实现形式,已经越来越被信息安全界所采用。由于硬件实现AES算法具有更高的加密处理速度,更可靠的加密特性等优点,所以对AES密码算法加速器的硬件设计和研究具有重要意义。本文以数据安全存储和安全传输等对硬件处理速度要求较高、对面积、功耗要求较小的场合为背景,以深亚微米IC(Integrated Circuit)设计技术为方法,阐述了一个高性能AES密码算法加速器的设计与实现过程。首先阐述了AES密码算法的有限域运算数学知识,然后详细描述算法流程,包括加密流程、解密流程和密钥扩展流程。在此基础上对AES算法的实现进行硬件设计,在总体结构设计时将其划分为输入输出、加密/解密和密钥扩展三个部分,在具体设计时,考虑到更好地支持各种工作模式,采用基本结构作为密码算法加/解密轮变换结构。并逐步将功能细化,设计了轮结构中S盒替换、行移位、列混合等各个变换以及轮密钥生成模块。采用Verilog HDL硬件描述语言实现了各个功能模块。在各子模块的设计中把加密/解密功能很好地融合在一起,实现硬件上的资源共享,减小面积开销。