乘法器作为CPU(中央处理器)和DSP(数字信号处理器)中的重要组成部分,其消耗的功耗在整个电路中占有较大的比重,因此对其进行低功耗设计有着重要的意义。乘法器大多由加法器阵列组成,数量多,硬件资源消耗大。由于芯片中指令长短和数据大小都存在差异,如果用18位的乘法器处理8位或者4位的数据时,就会造成能耗和硬件资源的浪费,因此,乘法器的可配置设计引起了研究者们的广泛兴趣。本课题以可配置乘法器为研究对象,以低功耗为研究目标,在传统阵列乘法器的基础上,用RM(Reed-Muller)逻辑的低功耗三输入AND/XOR门搭建新的乘法器单元模块,然后对乘法器进行可配置设计,加入功率门控技术对不同的可配置模块进行电源分块,并提出一种不同可配置模块之间信号传递阻断方法,构造出了一种新的基于双逻辑的可配置低功耗乘法器。本文根据课题的内容可以分为下面几个部分:1、研究与分析了乘法器不同结构的优缺点,比较各类乘法器实现算法的实现难易,及各类乘法器应用的场景介绍,确立了本文使用的乘法器结构:采用Baugh-Wolley算法,使用零类加法器,阵列式乘法器结构,该乘法器结构具有应用广泛、结构简单、易于实现的特点。2、介绍了传统的几种可配置乘法器的实现原理,比较不同可配置设计的优缺点,进行了实例说明,分析其乘法器内部的信号流动方向,探讨由信号流动所引起的功耗增加。3、提出了基于信号阻断的可配置低功耗乘法器的设计。通过采用信号门控技术对配置乘法器进行划分,根据不同工作模式的模块构建电压岛,采用PMOS功率门控为模块提供电源电压,实现了一种可以进行4×4到18×18位可配置低功耗乘法器,同时支持无符号和有符号操作。并针对电路中工作模块的位置的不同引起的阻断电路设计的差别,设计了细粒度阻断和部分阻断两种阻断设计,分析两种设计引起的多位数乘法功耗的增加和少位数乘法功耗减少两方面的差别。4、将RM逻辑的AND/XOR单元门电路运用到乘法器子模块的设计中,构建基于双逻辑的乘法器子模块电路,并用新的子模块电路搭建18×18乘法器电路,与传统乘法器进行比较和分析,具有低功耗的优势。文章使用Cadence IC5141设计平台,在TSMC 65nm CMOS工艺下,对不同结构的乘法器电路进行原理图和版图设计,使用Calibre进行寄生参数提取,Hspice和Spectre前后仿真分析和比较,实验结果表明,相对于传统的乘法器设计,在执行多位数乘法器运算时性能变化不大的基础上,所建议的乘法器电路在配置成少位乘法操作时,功耗和功耗延时积都有较大的优化。