低压差分信号(简称:LVDS)由于其高速度、低摆幅、低噪声、低电磁干扰、低功耗等优点,广泛的应用于各种对数据需求量大、传输速度高的设备或系统集成芯片(SOC)中,并日益成为当前接口电路技术中的一个重要研究领域。本文基于HJTC 0.18μmCMOS数模混合工艺技术,设计系统电路。本论文的研究工作主要包括三个方面的内容:LVDS系统结构的研究,LVDS基本模块的实现和LVDS系统仿真。系统结构部分主要讲述LVDS的技术参数、基本工作原理、体系结构及发射电路的设计,并根据系统结构将LVDS发射电路分为五大模块:数据接收、直流平衡、锁相环、7位串行化器及驱动器。其中重点介绍带隙基准电路、锁相环、7位串行化器和驱动器等电路的设计。带隙基准电路的设计首先讲述其技术指标及原理,根据原理设计了本芯片需要的高速度带隙基准电流源,并给出了电路的仿真过程及结果。锁相环电路主要用来产生7相位时钟信号,即:输入参考时钟信号频率范围为32.5MHz～112MHz,输出7路时钟信号频率均与参考频率相同,但每一路信号的高低电位占空比均为1:7;其电路设计从数学建模开始,用matlab仿真得到了系统的线性参数,根据此参数具体设计压控振荡器(VCO)、鉴频/鉴相器(PFD)、电荷泵(CP)、低通滤波器(LPF)、分频器及电压调整器等电路,然后进行系统仿真,给出仿真结果。7位串行化器为多路复用结构,主要利用7相位时钟信号对数据信号进行7倍频,其具有高速度、高精度等特点。LVDS驱动电路首先介绍传统驱动电路,由于在长距离传输过程中会遇到衰减、干扰等问题,所以在传统驱动电路的基础上设计出的驱动器具有预加重功能。设计完上述的五大模块后,进行系统优化,并给出优化后的仿真结果,结果表明电路能够达到设计的指标。