随着数据传输速率的不断增长,SerDes,这种用于远距离数据传输的串行通信技术正不断拓展其应用领域,从采用光通信的广域网和局域网到采用电通信的计算机板级接口都有SerDes的身影。如今,SerDes技术已经成为高速接口技术的主流,在各类数据通信系统中被广泛采用。因此,SerDes系统设计受到了广泛关注。本论文采用TSMC 65nm LP CMOS工艺,设计应用于40Gb/s SerDes系统中的发射芯片,该芯片将四路并行输入的10Gb/s数据信号复接成一路40Gb/s的串行数据输出,要求输出数据的抖动小于0.1UI,输入参考时钟的频率为625MHz。本次设计的发射芯片由复接器和锁相环两个模块组成。其中复接器模块采用了直接4：1复接器结构,以解决在传统的高速树型结构复接器中时序条件难以满足的问题。由于复接得到的数据信号速率过高,采用电阻做负载的普通差分对的带宽不够大,因此在复接器和输出缓冲级均采用电感峰化技术来拓展电路的带宽。锁相环模块采用了电荷泵锁相环结构,其中：压控振荡器采用互补耦合的负阻LC-VCO结构,以增加跨导且简化谐振腔设计；分频器链路对速度和功耗进行了折中考虑,在第一级采用CML逻辑的二分频器,后四级采用TSPC结构的二分频器：鉴频鉴相器电路中,对D触发器的结构做了适当修改,使其不使用与门,以减小PFD固有脉冲的宽度：电荷泵中分别采用了Cascode结构和Dummy管,以在匹配充放电电流的同时减小电荷注入和时钟馈通的影响。本文完成了整体发射芯片的电路及版图设计,后仿真结果显示复接得到的输出数据眼图清晰,眼图张开度达到±180mV,抖动小于0.1UI。同时,当输入参考时钟的频率为625MHz时,锁相环可以锁定,且输出时钟频率为20GHz。整体发射芯片的功耗约为125mW,尺寸约为565um*702um。