模数转换器(Analog to Digital Converter,ADC)在计算机、通信、军事领域具有广泛的应用,随着数字信号处理技术的不断发展,各个领域对ADC采样速率与采样精度提出了更高的要求。在传统单通道ADC工艺技术逐渐走向瓶颈,采样率很难提高的情况下,多通道时间交织采样ADC(Time-interleaved ADC,TI-ADC)利用多片芯片,采用并行交替采样架构,实现采样率的加倍提升。然而,由于实际生产中各芯片存在差异,采样时钟很难达到精度要求,通道间存在失配误差,导致系统有效位数等性能指标大大降低,为最大限度利用时间交织采样结构,亟须对误差进行估计与校正。针对上述结构与问题,本文主要做了以下工作:(1)从系统结构、工作流程、采样时序等方面研究时间交织采样技术,理论推导偏置误差、增益误差、时间误差等三种主要失配误差所产生的杂散位置,并通过仿真对推导结果进行验证。重点研究ADC性能指标信噪失真比与三种误差的关系,通过具体数值分析误差对采样性能的影响。(2)按照偏置误差、增益误差、时间误差的校正顺序,结合已有校正技术分别提出相应数字域校正方式,并依此建立仿真模型。仿真结果表明,所选校正方法可有效抑制杂散,提高采样性能。结合算法硬件实现复杂度与现有技术条件,提出通过上位机进行误差估计、FPGA进行误差校正的软硬件结合处理方案,实现校正精度较高的盲均衡校正算法。(3)调试四通道TI-ADC采样板卡,实现采样率为5Gsps、分辨率为10bit的高速采样。利用VC707开发板,实现对该板卡采样数据的校正,从整体方案、器件选型、传输接口、数据缓存、校正算法数字域实现等方面阐述了处理方案设计过程。测试结果表明,本系统对单频信号,采样有效位数可达7.5bit,对雷达线性调频信号,宽带杂散可得到很好的抑制。