模数转换器(Analog-to-digital converter,ADC)在信号传输与处理中发挥着无可替代的作用。随着ADC的性能指标不断向着高速低功耗方向发展,兼具流水线(Pipeline)ADC高采样速率优势以及逐次逼近(Successive Approximation Register,SAR)ADC低功耗优势的流水线-逐次逼近(Pipeline-SAR)ADC在近年来受到广泛的关注与研究。残差放大器作为Pipeline-SAR ADC中的重要组成部分,其增益线性度直接影响ADC的量化精度。因此,本文在对比几种常见的残差放大器工作原理以及优缺点之后,选用了能效高且无明显影响线性度技术短板的动态运放作级间残差放大器。本文详细分析了传统动态运放结构中影响增益线性度的因素,对其结构进行了创新型优化,前后仿真均显示其增益线性度与现有结构相比有明显优势。本文中的Pipeline-SAR ADC采样速率要求较高,采用SAR ADC的量化子级量化时间波动较大,无法使用同步时序控制。因此,本文提出了一种稳定性高,时效性高的异步时序逻辑控制方案,使Pipeline-SAR ADC在各工艺角下采样速率均可达到800MHz。本文最终基于格罗方德GF-22nm SOI CMOS工艺实现了一款14bit 800Msps流水线-逐次逼近ADC,电源电压为0.8V。电路共含有4级SAR ADC通过三个高线性度的动态放大器级联。仿真结果显示,采样速率800MHz,输入信号频率为80MHz,输入范围正负770mV时,电路各工艺角下有效位数均可达到12bit以上,tt工艺角下达到12.28bit,无杂散动态范围(SFDR)达到85.79dB,核心模拟电路功耗仅为28.9mW,FoM值仅为7.3fJ/Conv-step。在首级SAR ADC量化精度仅为4bit,首级动态运放放大时间仅150ps的前提下,本文提出的高线性度创新型动态运放发挥出了极大的线性度优势,有效抑制了ADC的谐波失真,保证了整体ADC的性能。