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便携式多媒体系统、移动互连终端设备的小型化和应用多样化,要求其内部集成芯片的集成度和处理性能越来越高,而功耗却越来越低;同时随着晶体管器件尺寸的不断下降,以及片上系统(SoC)的广泛应用,数模混合集成变得越来越普遍。为了降低数模混合集成电路的功耗,降低工作电压是一个重要的途径,特别是对于其中模拟电路部分。然而,减小电源电压又将会限制模拟电路能够实现的动态范围和噪声防御能力的降低,这与多媒体和无线通信领域需要的高动态范围(Dynamic range)和低噪声(Low noise)相矛盾。因此,如何在电源电压下降的情况下,使电路性能达到我们所设计的要求,这是集成电路设计的一个挑战。ADC(模数转换器)在混合集成电路中广泛应用,因此设计一个工作在低电源电压、低功耗、高性能的ADC是一项有意义和富有挑战性的任务。采样保持电路(SHA)作为模数转换器处理信号的最前端,是其核心模块。它对信号的精度和建立速度,影响整个Pipelined ADC的最高分辨率和最高采样频率。因此,本文的设计目标为:基于标准的SMIC 0.18μm MS/RF 1P5M CMOS工艺,设计出一款满足12bit Pipelined ADC指标要求的采样保持电路SHA。该电路包括全差分增益提升Folded-Cascode运放、栅压自举(Bootstrap)开关和两相非交叠时钟(Two Non-overlapping clock)等电路模块。设计过程中利用Cadence IC614中的Spectre仿真软件对采样保持电路进行仿真,SHA的仿真结果表明:在50MHz的采样速率下,当输入摆幅1VPP,,2.587890625MHz的正弦信号时,对输出做1024点的快速傅里叶变换(FFT),从输出频谱得到SHA的动态参数指标为:无杂散动态范围SFDR为68.59dB,总谐波失真THD为-80.57d B,信噪比SNR为79.14dB,信号噪声失真比SNDR为71.17dB,有效位数ENOB达到11.53-bit。结果表明,本文设计的采样保持电路基本满足项目需求的分辨率12bit、采样率50MS/s Pipelined ADC指标要求。