随着5G通信系统的快速发展,通信系统对模数转换器的转换速度、功耗和精度都提出了更高的要求。折叠插值模数转换器具有较高的转换速度,适中的精度和功耗,较小的面积,在高速通信系统中具有巨大的应用前景。本文分析了模数转换器的各项性能指标,各部分电路的具体实现方法,同时给出了本文采用的整体结构以及总体的仿真情况。本文设计的模数装换器采用两级折叠插值结构,在保持电路较大带宽的同时实现较大的折叠和插值因子。同时采用了流水线架构,降低折叠电路对带宽要求的同时不影响系统的工作频率。在抑制前端模拟电路的失调方面进行了优化,在预放大器电路阵列中加入了电阻均值网络,从而减小电路中的失调。另外采用粗细通道协同编码,在利用粗通道减小电路规模的同时保证了两个通道的同步性。给出了整个模数转换器的版图设计,并进行后仿真,芯片的面积为1.5×1.4mm2。仿真结果表明,在lGSps采样率,输入信号频率为奈奎斯特频率时,得到SNDR和SFDR 分别为 45dB 和 59dB,ENOB 为 7.2bit。本文同时设计了一个应用在lGSps、8bit分辨率的高速模数转换器的芯片测试验证平台,该平台用于对课题组已经流片的折叠插值模数转换器芯片进行测试。硬件上可分为两个部分:模数转换器芯片测试板和FPGA数据采集板。在模数转换器芯片测试板中,输入的模拟信号经由巴伦芯片由单端信号转换成差分信号,同时由宽带频率合成器芯片ADF4350将输入的l0MHz基准频率倍频产生所需的采样时钟信号。在折叠插值模数转换器芯片完成对模拟信号的转换后,再由8片LVDS转换芯片将输出信号转换成8路LVDS差分信号,送至高速接口,由该接口将这些输出信号送至FPGA数据采集板。在FPGA数据采集板上,FPGA首先通过接口获取模数转换器转换后的数据,再由内部的IBUFDS、IDDR等模块电路对数据进行延时、采样、存储、显示等处理,ISE软件提供的Chipscope工具平台即可显示模数转换器芯片的输出数据,以便于快速的调整测试条件,验证芯片的各项性能。测试数据表明,在44MHz输入信号,360MHz采样频率下,模数转换器的SFDR为35dB,ENOB为 5bit,SNDR 为 33dB。