作为众多深度学习中最热门的算法之一,卷积神经网络（Convolutional Neural Networks,CNN）在计算机诸多应用中都取得了很大的成功,广泛应用于语音识别、图像分割、图像识别等领域。为了提高网络性能,网络层数和规模逐渐增加。但是,简单地依靠网络层数增加的方式遭遇到了瓶颈,因此一些新型卷积神经网络相继被提出,比如反卷积神经网络和复杂连接的卷积神经网络。这些网络模型的结构更加复杂,计算复杂度也随之大幅增长。传统的CPU通用处理器由于自身并行度低和计算能力有限,已难以满足现代卷积神经网络的计算需求。因此,为了使得卷积神经网络能够实现大规模应用,许多针对卷积神经网络的硬件加速器相继出现,比如GPU、FPGA以及ASIC。由于FPGA具有可重构、并行计算资源丰富和低功耗的特点,使得其成为卷积神经网络加速领域上的热门硬件平台。之前基于FPGA的硬件加速工作主要聚焦于传统卷积神经网络加速器的设计和优化,但是面向新型卷积神经网络的FPGA硬件加速器设计研究还很缺乏。在本文中,我们提出了一个基于FPGA的稀疏反卷积神经网络加速器体系架构。我们在Xilinx VC709开发平台上实现了我们的设计,评估了加速器的资源利用率。最后,测试了四种反卷积神经网络模型在该加速器上的吞吐量和能效。随着深度学习的发展,卷积神经网络结构越来越复杂,参数规模越来越大,计算和存储需求也越来越高,单个FPGA有限的片上计算和存储资源难以满足映射整个网络的需求,使得单片FPGA的加速效率难以提升。在本文中,我们提出了一个在多FPGA平台上加速复杂连接的卷积神经网络的高效设计流程,包括有向无环图（DAG）抽象、映射方案生成和设计空间探索。最后,本文搭建了一个支持FPGA间灵活通信的多FPGA系统用于评估和验证提出的设计。本文选择Goog Le Net、Dense Net和LNS-net三种复杂连接的卷积神经网络模型进行测试。实验结果表明,本文提出的基于多FPGA系统的设计在吞吐量和能效上远高于CPU和GPU。