三维集成电路通过硅通孔将多个相同或不同工艺的晶片上下堆叠并进行垂直集成。该技术可显著缩小芯片的外形尺寸,提高晶体管集成密度,提供更高的互连性能。然而,同时也带来了诸如散热、测试和可靠性等问题:(1)层与层之间紧密堆叠导致功耗密度大、散热困难;(2)三维片上多核系统测试外壳扫描链跨越多层,需要研究在垂直硅通孔等测试资源的约束下,跨层测试外壳扫描链的优化设计方法;(3)新的硅通孔制造工艺引入新型缺陷,导致其电迁移效应严重,降低了芯片的可靠性。本文针对上述三个主要问题展开研究,取得了如下研究成果:　　 1.提出了三维片上多核系统互连能耗与温度协同优化的任务调度算法。　　 本文提出了一种面向三维片上多核系统的任务调度算法。通过将通信量大的任务分配到同一个垂直堆栈中,利用硅通孔传输数据,显著降低了互连能耗。同时,本文还引入了功耗梯度的概念表征芯片上的热量分布情况。确保在降低能耗的同时,不会因为多个任务在垂直方向上的聚集导致局部热点的产生。在调度算法的具体实现中,首先提出了一种贪心算法快速接近极优解,然后利用基于模拟退火的启发式算法得到极优解。本文基于一款Power PC处理器核搭建了5种不同规模的三维多核处理器仿真平台。分别运行了TGFF工具生成的4种不同类型的任务图以及E3S基准程序任务图,对本文所提的算法进行了分析和评估。实验数据表明,与已有算法相比,在保持芯片峰值温度不变的情况下,互连能耗平均减少了25%。　　 2.提出了一种电路级划分的三维片上多核系统测试外壳扫描链设计方法,能够在满足极短测试时间的约束下,显著减少用于测试的硅通孔数目。　　 本文针对电路级划分的三维片上多核系统提出了一种测试外壳扫描链设计技术。首先,提出一种映射方法,将各层电路的扫描链和输入/输出端口映射到一个二维平面上,将测试外壳扫描链设计问题转化为一个二维问题。然后利用二维设计方法保证极小化测试时间。通过观察发现,在该约束下,存在多种测试外壳扫描链设计方案,但各方案使用的硅通孔资源的数目存在很大差异。基于上述观察,本文提出了3D-WCD(3D Wrapper Chain Design)技术对用于测试的硅通孔数目进行优化。优化过程分为扫描链分配和输入/输出端口插入两个步骤,每步分别通过相应的启发式算法求解。在实验中,采用ITCO2基准测试电路分别构建了4种不同层数的三维电路,在不同的测试访问总线宽度下,依次评估测试时间和测试外壳扫描链硅通孔的数目。实验表明,与已有算法相比,平均减少了8.7%的测试时间和32.9%的用于测试的硅通孔数目。　　 3.提出了一种基于电流流向均衡的可靠性设计框架对硅通孔进行检测和自修复,抑制硅通孔电迁移效应。　　 本文首先分析了镀铜气泡、绑定非对齐和绑定界面尘埃沾染等制造缺陷和电迁移效应之间的关系。分析表明,制造缺陷会改变硅通孔的导通特性(电阻值),加剧电迁移效应。然后,本文提出了TSV-SAFE(TSV Self-healing Architecture ForElectro-migration)技术抑制电迁移效应。该技术分两个步骤实施:第一步通过绑定前/后测量硅通孔的电阻值,甄别出有缺陷的硅通孔;第二步,通过对传输数据的方式进行动态调整,使得正/负电流流向均衡,修复有缺陷的硅通孔。。在实验中,为了获取硅通孔的平均无故障时间,需要得到硅通孔总线中的电路流向和电流波形。而电流流向信息跟数据传输方向密切相关。为此,本文搭建了一个由两层芯片构成的三维仿真平台。底层由Alpha21264处理器核与一级Cache组成,上层由二级Cache构成,它们之间通过宽度为1024的硅通孔集束所构成的数据总线进行互连。在该平台上,运行了SPEC2000基准程序集并获取访问Cache的行为信息,以此反推出硅通孔的平均无故障时间并评估TSV-SAFE机制的效果。实验结果表明,采用本文所提出的技术,针对电迁移效应,硅通孔的平均无故障时间平均增加了70倍,而由此带来的硬件面积开销仅为全芯片面积的3.1%。