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本文研究了一个10bit精度、3V电源电压、70MHz采样率、自校准算法型流水线结构CMOSADC的模拟单元电路设计，详细地讨论了其运算放大器、采样保持/减法增益电路以及数字校准算法的原理，本设计工作是在Cadence设计环境中进行的，使用HSPICE仿真器对所设计电路进行仿真，采用CSM0.35umCMOS工艺模型。
在综合考虑了速度、功耗、精度及动态特性的要求之后，设计了1bit/stage的流水线结构，模拟部分全部采用全差分结构来提高输入范围、抑制谐波失真。本文的研究工作还包括能够通过特别的时序控制而产生校准及正常转换状态的专用于算法型流水线ADC的采样保持/减法增益电路、子模数转换器、时钟产生电路、参考电压产生电路的设计。
本设计完成的模拟电路设计方法可用于更高精度的自校准型流水线模数转换器的设计，另外，本文中还较详细的阐述了数字校准电路的原理及实现方法。