【摘 要】
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针对现场可编程门阵列(FPGA)实现图像中值滤波处理时,面临着提高FPGA运行时钟频率和优化硬件资源相冲突的问题,提出一种时序优化中值滤波算法。该算法先通过二输入比较器级联
【机 构】
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湖北工业大学机械工程学院,现代制造质量工程湖北省重点实验室
【基金项目】
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国家自然科学基金项目(51575164)
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针对现场可编程门阵列(FPGA)实现图像中值滤波处理时,面临着提高FPGA运行时钟频率和优化硬件资源相冲突的问题,提出一种时序优化中值滤波算法。该算法先通过二输入比较器级联模块代替三输入比较器模块,实现数据多拍处理,减少算法的硬件时序迟滞,提高算法在FPGA上的运行时钟频率。接着使用极值比较器模块对算法的并行运算流程进行优化,节省硬件资源,缩短算法耗时。仿真结果表明:对3*3滤波器,算法8个时钟周期后输出首个中值,后续每个时钟周期输出1个中值,理论稳定运行的最高时钟频率为231.2 MHz。
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