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针对直接数字频率合成（DDS）和集成锁相环（PLL）技术的特性，提出了一种新的DDS激励PLL系统频率合成时钟发生器方案。且DDS避免正弦查找表，即避免使用ROM，采用滤波的方法得到正弦波。
基于FPGA的新的DDS＋PLL时钟发生器
【摘 要】
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针对直接数字频率合成（DDS）和集成锁相环（PLL）技术的特性，提出了一种新的DDS激励PLL系统频率合成时钟发生器方案。且DDS避免正弦查找表，即避免使用ROM，采用滤波的方法得到正弦波。
【机 构】
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西安电子科技大学微电子所
【出 处】
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中国集成电路
【发表日期】
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2006年8期
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