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在一种DSP指令cache的设计中，采用全定制的设计方法，利用0．25μm的CMOS库设计了cache存储器。利用逻辑努力和分支努力的概念优化设计了译码电路，一方面保证了译码器的速度，另一方面减小系统的功耗。并且根据正反馈原理设计了一种差分灵敏放大器，有效地减小了存储器的功耗。电路工作在100MHz的时钟频率下，读写周期的平均动态功耗为25mW。