通用异步串行接口的VHDL实用化设计

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通用异步串行接口(UniversalAsynchronousReceiverTransmitter,UART)在通信、控制等领域得到了广泛应用。根据UART接口特点和应用需求,以提高VHDL设计的稳定性和降低功耗为目标,本文讨论了UART接口中时钟域划分、时钟分频、亚稳态、同步FIFO设计等问题和解决方案。 Universal asynchronous serial interface (UniversalAsynchronousReceiverTransmitter, UART) in the communications, control and other fields has been widely used. According to the UART interface characteristics and application requirements, this paper discusses the problems and solutions of clock domain division, clock frequency division, metastable state, synchronous FIFO design and so on in UART interface with the goal of improving the stability of VHDL design and reducing the power consumption.
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