论文部分内容阅读
摘?要 现代CMOS电路具有规模大、特征尺寸小的特点，电路中的噪声问题也更加凸显了出来。本文主要从现代CMOS 电路的发展基本情况出发，分析噪声产生的原因，并且结合现有技术，探讨针对现代CMOS电路的抗噪声优化设计方案，以达到降低和抗噪声的目的。
关键词 CMOS电路；噪声问题；抗噪声优化设计
中图分类号 TN432 文献标识码 A 文章编号 1673-9671-(2012)071-0183-01
1 CMOS电路及其噪声
硅半导体的CMOS电路技术因为其容易大规模集成的特点，及其自身的性价比优势和日渐成熟的技术和工艺，得到了广泛的应用，并且在今后相当长的一段时间内在规模集成电路中将会占据主导地位。随着个人数字系统、通讯终端的不断发展，CMOS不断向着高密度、高速率的方向发展。但与此同时，现代CMO系统内部的器件尺寸不断缩小，集成密度扩大，各个金属线之间的间隔缩短，因噪声干扰或电路跳变过程中产生的毛刺都有可能使数字电路出现逻辑故障。因此要尽可能减少噪声，提高系统稳定性和准确性。CMOS的噪声影响到电路系统的稳定性，近几年来对抗噪声的研究设计也层出不穷。笔者将在下文中对现代CMOS电路的抗噪声优化设计做出详细的阐述。
2 现代CMOS电路的抗噪声优化设计
在本次设计研究中，笔者以动态电路噪声问题、同步开关噪声问题以及衬底噪声问题为主要研究对象，针对这几种CMOS中常出现的噪声问题展开分析。
2.1 深亚微米CMOS抗噪声动态电路设计
静态电路本身具有相对较好的抗噪声特性，但是其具有低速、高耗能的缺点，因此在电路的关键部分，还需要动态电路来提高线路的整体性能，尤其是提高速率和降低能耗。伴随着深亚微米工艺水平的发展，器件的尺寸更进一步减小，密度增大，这对动态电路的抗噪声性提出了更大的挑战。
动态电路中的噪声源主要包括了电源噪声、节点噪声、串绕噪声等。改善动态电路的抗噪声性能其中一个方法便是提高逻辑门的阀值电压。但是提高阀值电压就会降低电路的速度，提高功耗，削弱了动态电路的优势，因此在优化方案的设计中减少噪声是目标，但是也不能让电路的其他性能遭到过分损害。针对动态电路，笔者认为可以利用镜像NMOS网络来构建具有高能量效率的抗噪声电路。设计图如图1所示。
由图可见，镜像抗噪声动态线路需要两个相同的NMOS求值网络，附加NMOS管M3，其工作原理大致为：预充电阶段时，时钟信号φ将M1打开，将输出电压Vout充电达到最高水平，Vx的电压达到VDD-Vm。另外由于晶体管体效应，顶端的NMOS网络的开关阀值电压相对应增加，从而达到了改善动态电路抗噪声性能
的目的。
2.2 同步开关噪声优化设计
由于深亚微米电路规模的不断增大，电路系统的中门电路翻转频率逐渐提高，再加上电源电压的降低，低电平电压的开关噪声突显粗来，影响了数字电路的稳定性。同步开关噪声主要由带有大负载电容的I/O缓冲器开关和内部电路的开关这两种开关引起地“跳动”。集成电路的高速高密度化发展使得与I/O输出缓冲器相联的电源和地上出现大量的噪声。其次从内部电路开关噪声来看，要提高同步开关的抗噪声性能，首先需要减小电感，主要办法是通过特殊的地线PAD，将其与衬底直接相离并且连接到地平面上；其次是减小恒定电流，通过恒流电压转换器利用镜像电流源提供恒定的电流。
噪声控制的结构方案主要有三种，一是采用局部倒相器数据总线结构，一般情况下，当所有总线同时开关时，理想情况下是一半是0一半是1，上拉下拉开关电流由旁路电容供给，从而使得较少的AC电流通过电源和地线上的电感，最终达到减小电压跳动的目的。二是采用时钟偏移化方案，其规则大致与动态电路相同，避免所有时钟在同一时刻内开关，减小电压跳动。
2.3 衬底噪声加固设计
伴随着硅器件技术的飞速发展，电路的整体构造和设计变得愈加复杂，在SOC中也已经实现了混合技术，并且将模拟数字集成在了统一衬底上。但随着数字时钟频率的不断上升，复杂性进一步提高，电路系统中工艺器件和单元面积的缩小，集成电路设计中的衬底噪声问题的解决成为了设计中的难点和重点。I/O缓冲器开关以及内部罗继电器的开关也是引起衬底噪声的主要噪声源，另外电离电流也是引起衬底噪声的原因之一。衬底噪声的优化方法主要有四种：一是保护环，保护环是指IC设计中防止衬底噪声常用的方法，其工作原理是指在敏感器件周围形成法拉第隔离，使得敏感器件受到保护，减少衬底噪声对其造成的干扰；二是N阱沟，主要是指可用于噪声电路和敏感电路之间，阻止衬底电流的衬底表面流动；三是较小电源跳动；四是平面布局的方法，在空间电路布局时充分考虑减小衬底噪声的耦合效应。
综上所述，随着电路规模的逐渐扩大，现代CMOS电路的抗噪声优化设计成为了当前电路设计的重点和关键。本文主要针对动态电路的抗噪声性能以及同步开关噪声优化设计和衬底噪声加固设计做了详细阐述，相信随着电路技术的飞速发展，CMOS的抗噪声优化设计会日渐完善。
参考文献
[1]陈曦,庄奕琪,罗宏伟,胡净,韩孝勇.深亚微米CMOS IC抗噪声ESD保护电路的设计[J].微电子学,2003,05.
[2]黄晓华,陈李佳,周金芳,陈抗生.CMOS低噪声放大器Miller效应分析与噪声优化[J].浙江大学学报(工学版),2011,03.
[3]赖练章,汤庭鳌,林殷茵.高速抗噪声CMOS动态电路设计(英文)[J].半导体学报,2006,06.
关键词 CMOS电路；噪声问题；抗噪声优化设计
中图分类号 TN432 文献标识码 A 文章编号 1673-9671-(2012)071-0183-01
1 CMOS电路及其噪声
硅半导体的CMOS电路技术因为其容易大规模集成的特点，及其自身的性价比优势和日渐成熟的技术和工艺，得到了广泛的应用，并且在今后相当长的一段时间内在规模集成电路中将会占据主导地位。随着个人数字系统、通讯终端的不断发展，CMOS不断向着高密度、高速率的方向发展。但与此同时，现代CMO系统内部的器件尺寸不断缩小，集成密度扩大，各个金属线之间的间隔缩短，因噪声干扰或电路跳变过程中产生的毛刺都有可能使数字电路出现逻辑故障。因此要尽可能减少噪声，提高系统稳定性和准确性。CMOS的噪声影响到电路系统的稳定性，近几年来对抗噪声的研究设计也层出不穷。笔者将在下文中对现代CMOS电路的抗噪声优化设计做出详细的阐述。
2 现代CMOS电路的抗噪声优化设计
在本次设计研究中，笔者以动态电路噪声问题、同步开关噪声问题以及衬底噪声问题为主要研究对象，针对这几种CMOS中常出现的噪声问题展开分析。
2.1 深亚微米CMOS抗噪声动态电路设计
静态电路本身具有相对较好的抗噪声特性，但是其具有低速、高耗能的缺点，因此在电路的关键部分，还需要动态电路来提高线路的整体性能，尤其是提高速率和降低能耗。伴随着深亚微米工艺水平的发展，器件的尺寸更进一步减小，密度增大，这对动态电路的抗噪声性提出了更大的挑战。
动态电路中的噪声源主要包括了电源噪声、节点噪声、串绕噪声等。改善动态电路的抗噪声性能其中一个方法便是提高逻辑门的阀值电压。但是提高阀值电压就会降低电路的速度，提高功耗，削弱了动态电路的优势，因此在优化方案的设计中减少噪声是目标，但是也不能让电路的其他性能遭到过分损害。针对动态电路，笔者认为可以利用镜像NMOS网络来构建具有高能量效率的抗噪声电路。设计图如图1所示。
由图可见，镜像抗噪声动态线路需要两个相同的NMOS求值网络，附加NMOS管M3，其工作原理大致为：预充电阶段时，时钟信号φ将M1打开，将输出电压Vout充电达到最高水平，Vx的电压达到VDD-Vm。另外由于晶体管体效应，顶端的NMOS网络的开关阀值电压相对应增加，从而达到了改善动态电路抗噪声性能
的目的。
2.2 同步开关噪声优化设计
由于深亚微米电路规模的不断增大，电路系统的中门电路翻转频率逐渐提高，再加上电源电压的降低，低电平电压的开关噪声突显粗来，影响了数字电路的稳定性。同步开关噪声主要由带有大负载电容的I/O缓冲器开关和内部电路的开关这两种开关引起地“跳动”。集成电路的高速高密度化发展使得与I/O输出缓冲器相联的电源和地上出现大量的噪声。其次从内部电路开关噪声来看，要提高同步开关的抗噪声性能，首先需要减小电感，主要办法是通过特殊的地线PAD，将其与衬底直接相离并且连接到地平面上；其次是减小恒定电流，通过恒流电压转换器利用镜像电流源提供恒定的电流。
噪声控制的结构方案主要有三种，一是采用局部倒相器数据总线结构，一般情况下，当所有总线同时开关时，理想情况下是一半是0一半是1，上拉下拉开关电流由旁路电容供给，从而使得较少的AC电流通过电源和地线上的电感，最终达到减小电压跳动的目的。二是采用时钟偏移化方案，其规则大致与动态电路相同，避免所有时钟在同一时刻内开关，减小电压跳动。
2.3 衬底噪声加固设计
伴随着硅器件技术的飞速发展，电路的整体构造和设计变得愈加复杂，在SOC中也已经实现了混合技术，并且将模拟数字集成在了统一衬底上。但随着数字时钟频率的不断上升，复杂性进一步提高，电路系统中工艺器件和单元面积的缩小，集成电路设计中的衬底噪声问题的解决成为了设计中的难点和重点。I/O缓冲器开关以及内部罗继电器的开关也是引起衬底噪声的主要噪声源，另外电离电流也是引起衬底噪声的原因之一。衬底噪声的优化方法主要有四种：一是保护环，保护环是指IC设计中防止衬底噪声常用的方法，其工作原理是指在敏感器件周围形成法拉第隔离，使得敏感器件受到保护，减少衬底噪声对其造成的干扰；二是N阱沟，主要是指可用于噪声电路和敏感电路之间，阻止衬底电流的衬底表面流动；三是较小电源跳动；四是平面布局的方法，在空间电路布局时充分考虑减小衬底噪声的耦合效应。
综上所述，随着电路规模的逐渐扩大，现代CMOS电路的抗噪声优化设计成为了当前电路设计的重点和关键。本文主要针对动态电路的抗噪声性能以及同步开关噪声优化设计和衬底噪声加固设计做了详细阐述，相信随着电路技术的飞速发展，CMOS的抗噪声优化设计会日渐完善。
参考文献
[1]陈曦,庄奕琪,罗宏伟,胡净,韩孝勇.深亚微米CMOS IC抗噪声ESD保护电路的设计[J].微电子学,2003,05.
[2]黄晓华,陈李佳,周金芳,陈抗生.CMOS低噪声放大器Miller效应分析与噪声优化[J].浙江大学学报(工学版),2011,03.
[3]赖练章,汤庭鳌,林殷茵.高速抗噪声CMOS动态电路设计(英文)[J].半导体学报,2006,06.