基于PDSOI工艺的抗SET锁相环设计

来源 :微电子学与计算机 | 被引量 : 0次 | 上传用户：xiaoxu0911

【摘要】

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基于0．35μmPDSOI工艺设计了一款输出频率范围为700MHz-1．0GHz的锁相环电路，利用SentaurusTCAD工具对其进行单粒子瞬变（SET）混合模拟仿真，确定其SET敏感部件并建立SET分析模型，分析

【作者】

：

吕荫学刘梦新罗家俊叶甜春

【机构】

：

中国科学院微电子研究所

【出处】

：

微电子学与计算机

【发表日期】

：

2013年9期

【关键词】

：

锁相环单粒子效应抗辐射加固压控振荡器多频带 PLL single-event transient radiation hard VCO mult

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基于0．35μmPDSOI工艺设计了一款输出频率范围为700MHz-1．0GHz的锁相环电路，利用SentaurusTCAD工具对其进行单粒子瞬变（SET）混合模拟仿真，确定其SET敏感部件并建立SET分析模型，分析了SET与锁相环系统参数之间的关系．通过增加由一个感应电阻、一对互补运算放大器和互补SET电流补偿晶体管组成的限流电路并利用多频带结构降低了VCJD的增益，显著提升了锁相环的抗SET性能．仿真结果表明，CP中发生SET后VCO控制电压Vc的波动峰值、锁相环的恢复时间以及输出时钟的错误脉冲数明显

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