【摘 要】
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基于FPGA的双口RAM数据延迟器通常是在No Change模式下实现的,但在该模式下,系统的时钟频率需是信号频率的两倍。在Read First模式下实现了双口RAM数据延迟器,其系统时钟频率
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基于FPGA的双口RAM数据延迟器通常是在No Change模式下实现的,但在该模式下,系统的时钟频率需是信号频率的两倍。在Read First模式下实现了双口RAM数据延迟器,其系统时钟频率等于信号频率,从而降低了所需系统时钟频率,且该模式下的双口RAM数据延迟器节省了RAM块数量和逻辑单元等FPGA资源。
FPGA-based dual-port RAM data delayer is usually implemented in No Change mode, but in this mode, the system clock frequency must be twice the signal frequency. A dual-port RAM data delayer implemented in Read First mode with a system clock frequency equal to the signal frequency reduces the required system clock frequency and the dual port RAM data delayer in this mode saves the number of RAM blocks and logic cells FPGA and other resources.
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