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本文介绍了使用Verilog语言如何在Cadence设计环境中建立器件仿真模型,主要说明了整个建模的流程和使用Verilog语言作仿真时的一些特点.
使用Verilog语言建立器件模型
【摘 要】
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本文介绍了使用Verilog语言如何在Cadence设计环境中建立器件仿真模型,主要说明了整个建模的流程和使用Verilog语言作仿真时的一些特点.
【机 构】
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武汉数字工程研究所
【出 处】
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计算机与数字工程
【发表日期】
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2001年4期
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