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分析了多时钟域数据传递设计中亚稳态的产生以及对整个电路性能和功能的影响，以一款异步并行通信接口芯片的设计为例，详细描述了采用同步器、FIFO实现8位并行数据到16位并行数据的两时钟域异步转换的过程。电路在XilinxISE6．0环境下用Modelsim5．7进行了逻辑仿真，结果表明系统稳定可靠。