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提出了一种针对SystemVerilog断言的断言检查电路综合方法。综合而成的断言检查电路可以被用于硬件仿真中。方法基于移位寄存器链保存电路信号的历史数据,并利用断言电路间寄存器共用减少硬件资源使用。实验结果表明,与已有的断言综合方法比较,本方法具有有效性。
面向硬件仿真的SystemVerilog断言检查电路生成研究
【摘 要】
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提出了一种针对SystemVerilog断言的断言检查电路综合方法。综合而成的断言检查电路可以被用于硬件仿真中。方法基于移位寄存器链保存电路信号的历史数据,并利用断言电路间寄
【机 构】
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上海交通大学电子信息与电气工程学院
【出 处】
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信息技术
【发表日期】
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2011年2期
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