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摘要：本文首先分析了磁珠的基本工作原理，通过基本原理分析了磁珠的适用场合。其次提出了一种芯片电源噪声预算方法。最后描述了使用磁珠进行电源滤波可能会存在的谐振隐患，并针对这个问题提出了有效的解决方法。简单介绍文章的主要内容、核心思想。
关键词：磁珠 谐振 方法
磁珠在数字单板中的应用主要可以分为两种场合：滤除信号线上的噪声或者滤除电源的高频噪声，前一种应用目前在高速单板中应用的比较少，本文主要讨论后一种应用。
目前在磁珠的使用上普遍存在两种倾向，其中一种认为使用磁珠只有好处没有坏处，而且占用不了多少电路板空间，那么所有的电源都加，输入输出都加。另一种倾向恰恰相反，由于在某些应用场合加入磁珠以后，电源的噪声反而变得更大，而将磁珠换成0Ω电阻以后，纹波噪声则恢复到正常水平，这样就造成有些工程人员认为磁珠没有什么用处，加上反而坏事，刻意不使用磁珠。
在磁珠在被误用的某案例中，电源输入端10mV，170kHz的纹波造成了用电芯片电源管脚处250mV的纹波。设想我们使用的电源开关频率造成的纹波恰好在此频率附近，那么此时的磁珠不再是噪声的衰减器，而是噪声的放大器。
1 磁珠模型分析
磁珠的生产厂家一般给出的模型中，磁珠的总阻抗由电感部分和电阻部分组成，但需要注意的是这两种成分都是频率的函数，电感表示才特定频率下形成的电感量，而电阻表示特定频率下的电阻值。
磁珠总阻抗可以表示为：
C1为磁芯系数。
磁性材料在不同频率下表现出的特性是不同的，一般而言，随着频率的升高，磁导率会降低，对外表现为电感量下降；与此同时，由于磁滞损耗，涡流效应，趋肤效应的影响，磁芯的损耗会增大，对外表现为电阻成分增加。为了将磁导率和损耗两部分因素统一表示，引入了复磁导率这个概念，即μ=μs′-jμ′′s。μ称为复磁导率，μs′称为实磁导率，μ′′s称为虚磁导率。从物理意义上来讲，实磁导率同一般意义上的磁导率一样，表示磁通密度与磁场强度的比值，而虚磁导率则表示磁性材料中的磁损耗。
下图给出了一个可以用于仿真的磁珠模型，通过选取合适的参数，用它模拟出的特性曲线可以和磁珠Datasheet中的特性曲线很好的拟合。
Rbead表示磁珠的直流阻抗，Lbead表示磁珠的电感成分，Rpar表示磁珠的损耗，Cpar表示磁珠的寄生电容。
根据上述磁珠模型，我们可以将磁珠的阻抗曲线分为三个部分：
红色部分：在低频部分，磁珠中的电感部分起主要作用，整个磁珠的阻抗随着频率的升高而升高。
Z=jωL
绿色部分：随着频率的升高，在Rpar=jωL这一点之后，Rpar逐渐起主要作用，整个磁珠对外界表现的就像一个电阻。
Z=Rpar
黄色部分：频率继续升高，当Cpar的阻抗下降到与Rpar一个数量级时，也就是R=1/jωC这一点之后Cpar会在整个系统中逐渐起主导作用，这时整个磁珠对外界表现的就像一个电容。
Z=1/jωC
这三段曲线中的第一段，也就是红色部分需要我们特别注意。因为此时磁珠表现为一个电感，它和去耦电容配合会在特定的频点上产生串联谐振，在此频率附近的任何噪声都会被放大，对通过磁珠供电的晶振，PLL等电路产生致命的影响。
第二段是磁珠真正起作用的部分，此频率范围的通过磁珠的能量大部分都以磁损的形式被转换成了热能。这也正是为什么大部分磁珠的参数都被表示成“XXΩ@100MHz”的原因。
2 磁珠的谐振
如前所述，虽然我们可以将磁珠看作一个阻值随着频率变化的电阻，但是在磁珠的阻抗从直流阻抗上升到工作阻抗的这一段中它还是表现为一个电感（上例中为1MHz到30MHz），如果对此处不做特殊的处理，很容易使磁珠和滤波电容发生谐振。
以某单板FPGA电源VCCD_PLL为例，按照供应商的推荐选取去耦电容后，对滤波网络进行仿真分析，发现在300K左右，在谐振引起的尖峰处阻抗达到了50欧姆以上，而此电源的目标阻抗为3.65Ω。我们可以继续进行分析，看看时域中会出现什么情况。
300K左右是很多电源模块的工作频率，我们可以保守的假设BULK电容的滤波效果足够好，电源纹波到达磁珠的时候只有10mV的幅度，此时，我们可以看看VCCD_PLL上会发生什么情况。通过仿真发现，10mV的纹波被放大到了200mV左右，此时滤波网络不是在对噪声进行衰减，而是在放大，PLL显然已经不能正常工作了。
3 解决方法
为了抑制磁珠与电容的谐振，我们有必要从串联谐振的基本原理出发进行分析。
串联谐振电路的回路的总阻抗可以表示为：
谐振发生的条件为：
也就是说，在电容和电感的的阻抗相同的时候会发生谐振，从阻抗曲线图上看，就是电感的上升沿和电容的下降沿交叉点位谐振点。
如果我们破坏了谐振的条件，谐振就不会发生了。有两个办法：一是使两条线永远不要交叉，这显然是不可能的。二是让两条线交叉是其中一种器件处于阻性区。磁珠的阻性区处于30MHz以上，此时如果让电容下降沿与其交叉，则30MHz一下的区域阻抗早已超过了目标阻抗。这样我们只能选择使磁珠的阻抗上升边和电容的阻性区域交叉。
陶瓷电容的ESR都在mΩ级别，所以阻性区都是很狭窄的，表现为一个向下的尖峰。而钽电容的ESR一般较大，在1Ω到0.1Ω左右。所以我们有两个选择：在磁珠后的增加一个大ESR的钽电容，或者使用一个陶瓷电容，同时串联一个欧姆级别的电阻，人为增大陶瓷电容的ESR。由于钽电容体积较大，而芯片的PLL供电路数一般都比较多，出于面积的考虑，可以优先选择后一种方案。
下图为对各种串阻值进行扫描的结果，对最终效果，器件体积等因素进行综合权衡以后，选择了0.5欧姆串阻（粉红色曲线）。可以看到，经过处理后VCCD_PLL的阻抗曲线已经远远低于目标阻抗。
4 实践情况及效果评价
通过本文所描述的分析方法以及处理措施，可以在单板设计前期对于敏感电源的噪声进行合理的预算，并有效的发现并且抑制使用磁珠供电过程中可能引起的谐振现象，保证单板工作的可靠性。
本文描述的方法适用于所有存在敏感电源或使用磁珠进行供电滤波的电路板，建议在新单板设计时均使用此方法进行分析，提高单板设计的质量。
注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文
关键词：磁珠 谐振 方法
磁珠在数字单板中的应用主要可以分为两种场合：滤除信号线上的噪声或者滤除电源的高频噪声，前一种应用目前在高速单板中应用的比较少，本文主要讨论后一种应用。
目前在磁珠的使用上普遍存在两种倾向，其中一种认为使用磁珠只有好处没有坏处，而且占用不了多少电路板空间，那么所有的电源都加，输入输出都加。另一种倾向恰恰相反，由于在某些应用场合加入磁珠以后，电源的噪声反而变得更大，而将磁珠换成0Ω电阻以后，纹波噪声则恢复到正常水平，这样就造成有些工程人员认为磁珠没有什么用处，加上反而坏事，刻意不使用磁珠。
在磁珠在被误用的某案例中，电源输入端10mV，170kHz的纹波造成了用电芯片电源管脚处250mV的纹波。设想我们使用的电源开关频率造成的纹波恰好在此频率附近，那么此时的磁珠不再是噪声的衰减器，而是噪声的放大器。
1 磁珠模型分析
磁珠的生产厂家一般给出的模型中，磁珠的总阻抗由电感部分和电阻部分组成，但需要注意的是这两种成分都是频率的函数，电感表示才特定频率下形成的电感量，而电阻表示特定频率下的电阻值。
磁珠总阻抗可以表示为：
C1为磁芯系数。
磁性材料在不同频率下表现出的特性是不同的，一般而言，随着频率的升高，磁导率会降低，对外表现为电感量下降；与此同时，由于磁滞损耗，涡流效应，趋肤效应的影响，磁芯的损耗会增大，对外表现为电阻成分增加。为了将磁导率和损耗两部分因素统一表示，引入了复磁导率这个概念，即μ=μs′-jμ′′s。μ称为复磁导率，μs′称为实磁导率，μ′′s称为虚磁导率。从物理意义上来讲，实磁导率同一般意义上的磁导率一样，表示磁通密度与磁场强度的比值，而虚磁导率则表示磁性材料中的磁损耗。
下图给出了一个可以用于仿真的磁珠模型，通过选取合适的参数，用它模拟出的特性曲线可以和磁珠Datasheet中的特性曲线很好的拟合。
Rbead表示磁珠的直流阻抗，Lbead表示磁珠的电感成分，Rpar表示磁珠的损耗，Cpar表示磁珠的寄生电容。
根据上述磁珠模型，我们可以将磁珠的阻抗曲线分为三个部分：
红色部分：在低频部分，磁珠中的电感部分起主要作用，整个磁珠的阻抗随着频率的升高而升高。
Z=jωL
绿色部分：随着频率的升高，在Rpar=jωL这一点之后，Rpar逐渐起主要作用，整个磁珠对外界表现的就像一个电阻。
Z=Rpar
黄色部分：频率继续升高，当Cpar的阻抗下降到与Rpar一个数量级时，也就是R=1/jωC这一点之后Cpar会在整个系统中逐渐起主导作用，这时整个磁珠对外界表现的就像一个电容。
Z=1/jωC
这三段曲线中的第一段，也就是红色部分需要我们特别注意。因为此时磁珠表现为一个电感，它和去耦电容配合会在特定的频点上产生串联谐振，在此频率附近的任何噪声都会被放大，对通过磁珠供电的晶振，PLL等电路产生致命的影响。
第二段是磁珠真正起作用的部分，此频率范围的通过磁珠的能量大部分都以磁损的形式被转换成了热能。这也正是为什么大部分磁珠的参数都被表示成“XXΩ@100MHz”的原因。
2 磁珠的谐振
如前所述，虽然我们可以将磁珠看作一个阻值随着频率变化的电阻，但是在磁珠的阻抗从直流阻抗上升到工作阻抗的这一段中它还是表现为一个电感（上例中为1MHz到30MHz），如果对此处不做特殊的处理，很容易使磁珠和滤波电容发生谐振。
以某单板FPGA电源VCCD_PLL为例，按照供应商的推荐选取去耦电容后，对滤波网络进行仿真分析，发现在300K左右，在谐振引起的尖峰处阻抗达到了50欧姆以上，而此电源的目标阻抗为3.65Ω。我们可以继续进行分析，看看时域中会出现什么情况。
300K左右是很多电源模块的工作频率，我们可以保守的假设BULK电容的滤波效果足够好，电源纹波到达磁珠的时候只有10mV的幅度，此时，我们可以看看VCCD_PLL上会发生什么情况。通过仿真发现，10mV的纹波被放大到了200mV左右，此时滤波网络不是在对噪声进行衰减，而是在放大，PLL显然已经不能正常工作了。
3 解决方法
为了抑制磁珠与电容的谐振，我们有必要从串联谐振的基本原理出发进行分析。
串联谐振电路的回路的总阻抗可以表示为：
谐振发生的条件为：
也就是说，在电容和电感的的阻抗相同的时候会发生谐振，从阻抗曲线图上看，就是电感的上升沿和电容的下降沿交叉点位谐振点。
如果我们破坏了谐振的条件，谐振就不会发生了。有两个办法：一是使两条线永远不要交叉，这显然是不可能的。二是让两条线交叉是其中一种器件处于阻性区。磁珠的阻性区处于30MHz以上，此时如果让电容下降沿与其交叉，则30MHz一下的区域阻抗早已超过了目标阻抗。这样我们只能选择使磁珠的阻抗上升边和电容的阻性区域交叉。
陶瓷电容的ESR都在mΩ级别，所以阻性区都是很狭窄的，表现为一个向下的尖峰。而钽电容的ESR一般较大，在1Ω到0.1Ω左右。所以我们有两个选择：在磁珠后的增加一个大ESR的钽电容，或者使用一个陶瓷电容，同时串联一个欧姆级别的电阻，人为增大陶瓷电容的ESR。由于钽电容体积较大，而芯片的PLL供电路数一般都比较多，出于面积的考虑，可以优先选择后一种方案。
下图为对各种串阻值进行扫描的结果，对最终效果，器件体积等因素进行综合权衡以后，选择了0.5欧姆串阻（粉红色曲线）。可以看到，经过处理后VCCD_PLL的阻抗曲线已经远远低于目标阻抗。
4 实践情况及效果评价
通过本文所描述的分析方法以及处理措施，可以在单板设计前期对于敏感电源的噪声进行合理的预算，并有效的发现并且抑制使用磁珠供电过程中可能引起的谐振现象，保证单板工作的可靠性。
本文描述的方法适用于所有存在敏感电源或使用磁珠进行供电滤波的电路板，建议在新单板设计时均使用此方法进行分析，提高单板设计的质量。
注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文