【摘 要】
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为了得到确定精确的电路时延,将全局伪路径的观念引入到电路时钟特性分析中,提出了一种改进电路模块时钟周期准确性的方法.在不采取复杂空间搜索实现电路功能的情况下,该方法
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为了得到确定精确的电路时延,将全局伪路径的观念引入到电路时钟特性分析中,提出了一种改进电路模块时钟周期准确性的方法.在不采取复杂空间搜索实现电路功能的情况下,该方法能给出正确的计算结果并且除去大多数的伪路径,最大限度地减少因伪路径而产生的性能错误.实验证明,新方法可以产生具有十分精确的路径延迟的时钟模型,对规模为几千个逻辑门的基准电路,可以在几十秒内得到电路的关键路径,而且得到的关键路径的时延比拓扑时延小很多,在相当大的程度上提高时钟模型的准确性.
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