基于FPGA的误码仪内核设计

来源 :武汉理工大学学报(信息与管理工程版) | 被引量 : 0次 | 上传用户：huanguo12819

【摘要】

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实现了一种基于FPGA的误码仪内核设计,利用FPGA芯片内部的PLL提供高速全局时钟,使用硬件编程语言VHDL编程实现了传输速率在1～20 Mb/s内分段可调,29-1位、215-1位、223-1位3种

【作者】

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李斌吴友宇

【机构】

：

武汉理工大学信息工程学院

【出处】

：

武汉理工大学学报(信息与管理工程版)

【发表日期】

：

2005年6期

【关键词】

：

误码仪 FPGA VHDL 伪随机码 bit error tester FPGA VHDL PN code

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实现了一种基于FPGA的误码仪内核设计,利用FPGA芯片内部的PLL提供高速全局时钟,使用硬件编程语言VHDL编程实现了传输速率在1～20 Mb/s内分段可调,29-1位、215-1位、223-1位3种序列长度的伪随机码码型可选,可手动发送误码以及智能失同步置位的误码检测等误码仪主要功能,并在最后给出了仿真结果.

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