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讨论了高速 RS码译码器的设计问题。研究了有限域元素在弱对偶基 (WDB)下的表示 ,基于弱对偶基下的最优弱对偶基的计算方法 ,给出了有限域比特并行乘法器的设计 ;采用了一种可以避免求逆运算的修正 BM迭代算法 ,并且利用这样的迭代算法和基于弱对偶基的比特并行乘法器构成了广泛应用的 RS码的译码器。对译码器定量分析的结果表明 :弱对偶基下比特并行乘法器设计复杂度降低 ,便于VL SI实现 ;修正 BM迭代算法使得简单的硬件实现成为可能 ,且有利于 On-The-Fly纠错。译码器的数据吞吐率可达较高