【摘 要】
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北京正负电子对撞机谱仪的飞行时间计数器触发子系统,需从前端读出电子学接收368 bits快时间击中信号,按物理实验要求的触发逻辑产生7 bits触发条件信息,实时发送给主触发逻
【机 构】
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中国科学院核探测技术与核电子学重点实验室物理电子学安徽省重点实验室; 中国科学技术大学近代物理系;
【基金项目】
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国家大科学工程北京正负对撞机升级项目(BEPCII)资助
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北京正负电子对撞机谱仪的飞行时间计数器触发子系统,需从前端读出电子学接收368 bits快时间击中信号,按物理实验要求的触发逻辑产生7 bits触发条件信息,实时发送给主触发逻辑,以产生一级触发信号L1;并向径迹配对逻辑实时发送136 bits位置信息,以推算粒子飞行径迹;同时根据L1信号对事例进行判选、组装,向DAQ系统提供所有有效事例的数据包,以供离线分析。我们对该系统研制秉持可重构的设计理念,大量使用可编程逻辑器件FPGA,增加设计的灵活性和可靠性,减小印刷电路板设计的复杂度,节省PCB布板空间。本文介绍主触发处理FPGA中核心触发逻辑功能的设计与实现。
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