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文章提出了一种由128位双符号数全加器构成的以时序逻辑移位方式设计的双符号数128位宽位乘法器,此乘法器比与逻辑阵列和加全加器构成的乘法阵列占用宏单元硬件资源少,结构简单,由于使用基于VHDL语言模块化设计和现场可编程门阵列FPGA的电子实现,有利于器件性能的升级与位数扩充,所以本设计具有经济性和实用性两大特性。