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期刊论文
低抖动时钟锁相环设计
低抖动时钟锁相环设计
来源 :固体电子学研究与进展 | 被引量 : 0次 | 上传用户:peixiaohe
【摘 要】
:
采用SMIC0.13btmCMOS工艺,设计实现了一个基于白偏置技术的低抖动时钟锁相环。锁相环核心功耗约为8.4~16.8mw,可稳定输出的频率范围为25MHz~2.4GHz,测试结果显示,锁相环锁定在1.36GHz时
【作 者】
:
尹海丰
毛志刚
【机 构】
:
哈尔滨工业大学微电子中心
【出 处】
:
固体电子学研究与进展
【发表日期】
:
2008年4期
【关键词】
:
锁相环
鉴频鉴相器
电荷泵
压控振荡器
可编程分频器
PLL
PFD
charge pump
VCO
programmable divider
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采用SMIC0.13btmCMOS工艺,设计实现了一个基于白偏置技术的低抖动时钟锁相环。锁相环核心功耗约为8.4~16.8mw,可稳定输出的频率范围为25MHz~2.4GHz,测试结果显示,锁相环锁定在1.36GHz时输出时钟的均方抖动为2.82ps,周期峰峰值抖动为21.34ps。
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