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关于同步时序逻辑电路设计中“状态简化”方法的探索
关于同步时序逻辑电路设计中“状态简化”方法的探索
来源 :昌吉学院学报 | 被引量 : 0次 | 上传用户:successyi
【摘 要】
:
作者根据多年教学经验提出一种在同步时序逻辑电路的设计过程中"通过直接观察电路必须记忆的各个状态所产生的效果而合并状态"进行"状态简化"的方法.
【作 者】
:
徐兵
【机 构】
:
昌吉学院物理系
【出 处】
:
昌吉学院学报
【发表日期】
:
2004年1期
【关键词】
:
同步时序逻辑电路
电路设计教学
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作者根据多年教学经验提出一种在同步时序逻辑电路的设计过程中"通过直接观察电路必须记忆的各个状态所产生的效果而合并状态"进行"状态简化"的方法.
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