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实现了AAC解码核心部分AACLC解码器的硬件设计，支持48，32，24，16kHz4种采样率的单、双声道AAC的解码，并进行了功能仿真及实时性分析，FPGA开发板的实际验证表明该设计解码后的声音流畅、音质良好，达到了功能要求与实时性要求。
AACLC解码器的硬件设计、仿真与验证
【摘 要】
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实现了AAC解码核心部分AACLC解码器的硬件设计，支持48，32，24，16kHz4种采样率的单、双声道AAC的解码，并进行了功能仿真及实时性分析，FPGA开发板的实际验证表明该设计解码后的声音流
【机 构】
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重庆邮电大学微电子工程重点实验室
【出 处】
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电声技术
【发表日期】
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2011年2期
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