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用verilog硬件描述语言实现了定时／计数器8254的RTL模型，该模型与标准8254功能时序完全相同，可作为一个IP核嵌入SOC系统。在此基础上，提出了一种FPGA单模块验证方法——RoM施加激励法，并在Altera Stratix EP1S80上予以实现，对上述8254IP核进行了全面的功能和时序验证。