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在研究了JPEG2000q-的mo算术解码算法和在进行算法优化的基础上，提出了一种基于4级流水线的高性能mo解码器结构．并在Altera CycloneⅡ EP2C35F484C8系列FPGA上实现。设计采用Ouartus Ⅱ开发工具进行RTL级设计、综合、布局布线、时序仿真；并用Modelsim进行了相应的功能仿真。试验结果表明，该解码器在上述器件上实现的最高工作频率可达37．64MHZ，所占资源为557个LE。