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介绍了一种对加法器CCS进位链的改进电路，并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到，4-bit的加法器单元的进位传输延迟时间缩短了34.39％，并且第4位和的传输延迟时间缩短了33.95％。
对加法器CCS进位链的改进
【摘 要】
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介绍了一种对加法器CCS进位链的改进电路，并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到，4-bit的加法器
【机 构】
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北京大学信息科学技术学院微电子研究院
【出 处】
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北京大学学报(自然科学版)
【发表日期】
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2006年3期
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