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深亚微米工艺下超大规模芯片的物理设计面临很多挑战，互连延时和串扰效应成为影响时序收敛的关键因素。文中介绍了一种采用二次综合、区域约束和串扰预防等措施实现渐进式时序收敛的方法。在65纳米工艺下，通过530万门多核DSP芯片设计验证了该方法。实例设计结果表明，这种方法可以有效地解决互连延时和串扰问题，实现复杂芯片的时序收敛。