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介绍一个具有并行处理功能的循环冗余校编码器（ＣＲＣＣ）的逻辑设计，该并行ＣＲＣＣ的硬件结构采用硬件描述语言（ＨＤＬ）描述，并用一片大容量可编程逻辑器件（ＣＰＬＤ）实现。与串行ＣＲＣＣ相比，并行ＣＲＣＣ的编码速度可大大提高。
并行CRCC及其在可编程逻辑器件上的实现
【摘 要】
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介绍一个具有并行处理功能的循环冗余校编码器（ＣＲＣＣ）的逻辑设计，该并行ＣＲＣＣ的硬件结构采用硬件描述语言（ＨＤＬ）描述，并用一片大容量可编程逻辑器件（ＣＰＬＤ）实现。与串行ＣＲＣＣ相比，并行ＣＲＣＣ的编码速度可大大提高。
【机 构】
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招商银行南昌支行,南昌大学计算机系
【出 处】
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南昌大学学报(理科版)
【发表日期】
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2000年2期
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