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随着科技的发展,我们已经进入第五代移动通信网络时代(5G),其峰值理论传输速度可达每秒数十Gb,这比4G网络的传输速度要快数百倍。如今,电路的设计不再是简单地使用电阻、电感、晶体管的设计。随着电路工作频率不断提高,传输电路信号不再理想化,高频率下的噪声、损耗、供电不稳定等多种因素都会使电压或电流波形发生畸变,当达到一定程度,就会使接收器错误判断接收的信号,产生信号与电源完整性问题。因此,对于追求低功耗、高速高频、稳定性好的通信网络时代,在数据传输、存储等问题上,解决信号与电源完整性问题将面临更多的挑战。就存储器来说,其中的LPDDR4X是DRAM存储器的一种,同时也是基于DDR系列第四代产品DDR4规范的升级版,LPDDR4X存储器也越来受到智能手机厂商的青睐。本文针对5G通信网络SOC基带芯片的高速存储器LPDDR4X的信号与电源完整性进行了设计与分析。本文从稳压模块到封装再到基带芯片最后到输出板级进行了系统的信号与电源完整性的协同设计与仿真。首先,在PDN(电源分配网络)的PCB板级层面上设计合适的去耦电容器并选择适当位置放置使电源分配网络的特性阻抗降低到理想值。其次,在基带上设计PDN Modeling(PHY)模型,使整个PDN网络完整。再次,提取LPDDR4X读操作的电流模型加载到写操作的电路模型中,并使用“PCB+PKG”电源分配网络的BUMP做电源,用IBIS5.1模型做驱动器设计LPDDR4X写操作的电路模型并仿真出结果。完成上述三步骤之后,在信号完整性分析之前,分别利用以下方法优化并分析写操作电源分配网络:快速傅里叶变换探索时钟谐振点与数据谐振点相同时噪声峰峰值的恶化程度为10mV;通过封装层的内部互连再次优化电路使噪声峰峰值降低约20mV;通过调整基带PDN模型和PCB电源分配网络继续优化PDN整体特性阻抗;对比并分析写操作的原始数据速率3733Mbps与提升数据速率4266Mbps的仿真结果。最后,通过远端并联端接方式(端接电阻为60?)对LPDDR4X的写操作进行信号完整性设计。对比端接前后时域仿真的眼图结果,其中时钟、dq0-8、dq9-15的眼图宽度从原来的380ps、83.3ps、82.3ps改善为433ps、181ps、182ps。信号抖动分别由原来的114ps、74.8ps、75.3ps改善为47.9ps、47.9ps、47.1ps,都是较大程度的改善。本次设计的主要创新点有:文中的PDN网络进入封装层串联LDO后再次穿过封装进入PCB板,降低基带空间的占用,减小了电源噪声等;基带上的PDN网络的电路设计精确了仿真数据,参考标准文件中的C_die值具有实际意义;FFT仿真探索了时钟与数据模式谐振频率相同时的噪声恶化程度;独特的封装内部互连设计明显地降低了电源噪声;信号完整性的端接设计使信号眼图得到了极大的改善。5G网络的基带芯片相对来说比较前沿化,同时LPDDR4X的信号与电源完整性的协同设计与分析研究较少,因此本文具有一定的实践意义,在一定程度上为国内信号完整性问题提供了参考。