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横向双扩散MOS场效应晶体管(Lateral Double-diffused Metal-Oxide-Semiconductor Field Effect Transistor,LDMOSFET)在功率集成电路(Power Integrated Circuit,PIC)中有着广泛的应用,高耐压和低比导通电阻是其追求的首要目标,然而对于功率MOS而言,耐压(BV)与比导通电阻(Ron,sp)存在“Ron,sp∝BV2.5”的矛盾关系,比导通电阻随着耐压的提升急剧增大,为缓解二者的矛盾关系,本文提出两种具有新型结终端的LDMOS结构:(1)具有多晶PN结场板和重掺杂埋层的LDMOS(LDMOS with Junction Field Plate and N+Floating Layer,JFP-NFL LDMOS)。首先,PN结场板在器件阻断耐压状态既可辅助耗尽漂移区,进而提高漂移区掺杂浓度,又可调制漂移区表面电场,提高器件横向耐压;其次,重掺杂埋层可将漏端电场引向源端,并中分等势线,优化器件体内电场,避免漏端提前击穿,提高器件纵向耐压。经过对器件关键参数的仿真优化,JFP-NFL LDMOS获得了712V的击穿电压,比导通电阻为77.7mΩ·cm2,相比同尺寸传统LDMOS击穿电压提升55.8%,比导通电阻相比降低45.2%。(2)具有积累型延伸栅场板的LDMOS(LDMOS with Accumulation-Effect Extended Gate,AEG LDMOS)。在导通状态,延伸栅场板在漂移区表面积累高密度电子,形成新的低阻电流通道,大幅降低LDMOS导通电阻对于漂移区掺杂浓度的依赖,降低整个器件比导通电阻;在阻断耐压状态,多晶场板可辅助耗尽漂移区,也可调制漂移区表面电场,改善表面电场分布以提升横向耐压。经过对器件关键参数的仿真优化,AEG LDMOS获得了707V的击穿电压和40.3 mΩ·cm2的比导通电阻,AEG LDMOS相比同尺寸传统LDMOS击穿电压提升54.5%,比导通电阻相比降低72.1%。本文还根据生产线的工艺条件设计了具有多晶PN结场板和重掺杂埋层的LDMOS的工艺流程,对每一流程的工艺参数进行优化,并绘制了版图。