本文设计了一个精度为10Bit、采样频率为100MHz、电源电压为3.3V的流水线CMOS模数转换器，详细讨论了CMOS栅压自举采样开关、预放大锁存比较器和跨导放大器等核心单元电路的设计方法。 通过对速度、功耗、面积和动态特性的兼顾考虑，整个A/D转换器由9级组成，每级1.5Bits，最后一级2Bits。采样保持电路中，开关的设计采用了栅压自举(bootstraping)开关，使得MOS采样管产生的非线性误差近似为常量，并通过差分的形式消除，以此来提高模拟开关的线性度；采用Bottom-Plate Sampling技术以及八相时钟控制开关，减小电荷注入和级间串扰。其次，在设计中还采用了改善延迟时间、回踢噪声和输入失调电压的预放大锁存比较器，其失调误差可以通过数字校正电路得以校正。运放的设计是流水线A/D转换器设计的关键，本文根据A/D转换器性能指标要求，通过对A/D转换器的误差分析，得到了运放的增益和带宽约束；对传统的拓扑结构的运放在设计上作了改进，采用gainbooster技术，实现了高增益、大摆幅及高带宽。出于降低整体A/D转换器功耗的考虑，本设计采用了运放共享技术。 设计采用Chartered 0.35um CMOS工艺，利用Spectre对A/D转换器各个子模块电路进行了模拟仿真，给出了仿真结果；并利用Matlab对整体电路进行了行为级仿真。