自从上个世纪90年代起，LDPC码因为它具备逼近香农极限的纠错能力而重新进入人们的视野，它适合用于快速译码，它的校验矩阵具有稀疏特性，已经被广泛应用了各种著名的通信标准系统中。而LDPC码的硬件实现方法的研究也随之进入热潮。早期，人们选用串行结构和全并行结构，但是这两种结构有着较为明显的结构弊端。继而QC-LDPC码的提出使人们发现了部分并行结构，该结构充分利用了QC-LDPC码的准循环特性，使译码速度与硬件资源消耗保持平衡，这让QC-LDPC码在硬件的实现与推广中的地位显得尤为重要。本文的研究工作主要包括如下几个方面：1、为了更好地理解LDPC码，简单介绍了线性分组码和香农编码定理，并对线性分组码的性能影响因子做了简单的仿真对比；在充分理解LDPC码基本概念的基础上介绍了两种常用的LDPC码的编码方法，然后引出具有循环结构QC-LDPC码，分析了短环对其性能的影响，进而重点研究了基于子矩阵移位算法的大围数QC-LDPC码的构造方法。2、研究了LDPC码的几种软判决译码方法并对其译码性能和复杂度进行了对比分析和软件仿真，最后选择归一化最小和算法作为最终硬件实现的译码算法，结合修正因子对性能的影响以及硬件实现的复杂度，确定修正因子为=0.75，运算数据采用6bit量化。3、研究了协作通信系统的结构特点，介绍了三种常用的协作机制；引出网络编码的相关概念，然后在网络编码的理论基础上介绍了两种网络编码与协作通信相结合的系统；重点阐述了基于LDPC码的网络编码协作通信系统，从编码设计到基于联合Tanner图的最小和迭代译码，最后做了相关的性能仿真分析。4、分析了LDPC码译码器的整体结构以及各个子模块所实现的功能，使用verilog硬件描述语言完成了译码器的设计。使用Quartus Ⅱ软件对Altera公司的EP4SGX230KF40C4ES芯片实现了译码器的布局布线及综合优化。用ModelSim软件对译码器设计进行硬件时序仿真测试。在译码器的工作时钟频率设定为86MHz，5次迭代情况下，数据吞吐率能达到88.93Mbps。